如何在PCB布局中保持晶體振蕩器的穩(wěn)定

在人類歷史的大部分時間里，我們依靠天文計時來計劃我們的生活?，F(xiàn)在我們擁有復(fù)雜的時鐘，可以幫助我們管理日常生活。隨著現(xiàn)代生活變得越來越瘋狂，我們需要追蹤到幾分之一秒，而集成電路PCB板上的晶體振蕩器合理布局或許可能實現(xiàn)。

通常，在PCB上的電阻和電容不會隨著時間的推移保持恒定，它們會隨著電路板的溫度而變化，組件也會隨著老化而退化，這些因素會導(dǎo)致時鐘頻率隨時間漂移。

如果頻率穩(wěn)定特性和精度至關(guān)重要，選用晶體振蕩器是更好的選擇。切割成特定形狀的石英晶體可以以特定的共振頻率振動，并且該頻率對溫度變化高度穩(wěn)定。如果正確放置和連接到您的集成PCB電路板中，晶體振蕩器可以輸出從 kHz 到 MHz 的穩(wěn)定頻率。

任何使用時鐘數(shù)字系統(tǒng)都存在設(shè)計挑戰(zhàn)。在 PCB 中寄生電容和信號反射等問題會降低信號完整性。其中一些設(shè)計問題在高頻下變得更加緊迫。幸運的是，有一些設(shè)計策略將有助于在您的設(shè)計中保持信號完整性。

1. 最小化傳播延遲和時鐘偏移

邏輯電路中的切換，特別是 TTL 和 CMOS 邏輯器件中的切換，會導(dǎo)致傳播延遲在時鐘輸出的下游累積。雖然這往往是納級，但它與高頻電路中時鐘脈沖的寬度相當(dāng)。

無論器件中使用何種時鐘，都可能發(fā)生時鐘偏移。隨著時鐘信號被路由到各種電子元件，走線長度的變化會導(dǎo)致時間延遲。當(dāng)時鐘偏斜與傳播延遲相結(jié)合時，并行走線中時鐘脈沖之間的不匹配可能會很嚴(yán)重。

時鐘偏移和傳播延遲可以通過調(diào)整信號走線的長度來補償。應(yīng)使連續(xù)組件之間的差分走線長度相等，以最大限度地減少時鐘偏移。某些并行走線可能包含不同數(shù)量的組件，在印刷電路板上放置走線時應(yīng)考慮每個組件的傳播延遲。

2. 地平面放置

一些 PCB 設(shè)計人員可能傾向于直接在其接地層上運行他們的電源和信號走線。不建議這樣做，因為不正確的接地層放置會導(dǎo)致您的時鐘電路充當(dāng)天線。該電路不僅容易受到外部 EMI的影響，而且該電路還會產(chǎn)生射頻輻射，從而在附近的其他電路中引起 EMI。

對于特定的時鐘頻率，接地層的厚度僅為 1/2 波長。由于晶體振蕩器是一個真正的寬帶電流源，時鐘信號及其返回電流都包含一個高頻分量。如果允許這些電流流過接地平面，您就創(chuàng)建了一個中心饋電貼片天線。

如果時鐘信號頻帶與接地層諧振頻率之一重疊，則可以在接地層中產(chǎn)生強(qiáng)電流。但是，如果將電源層和接地層分開，則高頻電流環(huán)路引起的輻射會減少。這也將降低對外部 EMI 的敏感性。

3. 精準(zhǔn)匹配電容

晶體的信號完整性可以通過晶振兩端的電容來保持。一個應(yīng)該連接在高壓引腳和接地層之間，另一個連接在接地引腳和接地層之間。您需要將電容與您選擇的特定晶體相匹配。即使在同一制造商內(nèi)，不同的晶體的型號所需的電容也會有所不同。

您的晶體電路中將包含一個負(fù)載電容規(guī)格（通常為 20 到 50 pF），您可以使用它來確定與您的晶體一起使用的電容。每個電容應(yīng)該是負(fù)載電容值的兩倍，減去任何雜散電容。雜散電容值往往是幾個 pF。當(dāng)您在時鐘信號走線和板上的其他 IC 之間建立連接時，不要忘記晶振兩端的電容。

4. 避免時鐘信號線過孔

過孔可以充當(dāng)跡線中的電容或電感不連續(xù)性。這意味著承載時鐘信號的走線可能會從通孔反射并導(dǎo)致信號完整性問題。如果可能，建議不要通過孔路由晶體振蕩器產(chǎn)生的較高頻率的信號。如果必須使用通孔以保持外形尺寸，則跡線和通孔必須阻抗匹配以防止反射。

過孔和走線之間的阻抗匹配可以通過最小化或消除過孔中的短截線來完成。未使用的短截線就像一條未端接的傳輸線，在其諧振頻率附近有明顯的信號衰減，通常沒有任何用處，可以通過背鉆去除。然而，背鉆需要額外的制造步驟并且會增加制造成本。